Quelltext der Seite Vertikale Redundanzprüfung

Die '''vertikale Redundanzprüfung''' ({{enS|''vertical redundancy check''}}, daher oft '''''VRC''''' oder auch ''Querparitätsprüfung'') ist ein Verfahren zur Fehlererkennung mittels zu jedem Zeichen zusätzlich übertragener Redundanzinformation. Eine sehr verbreitete Methode ist das Übertragen eines [[Paritätsbit]] (auch Parity-Bit genannt) bei digitaler [[Datenübertragung]].

== Beispiel: Paritätsbit ==
An jedes [[Datenwort]] wird ein zusätzliches [[Bit]] (Paritätsbit) angehängt, so dass [[Parität (Mathematik)|Parität]] entsteht. Das heißt, dass die [[Quersumme]] über die einzelnen Bits des Datenworts, eine gerade (gleiche Parität) oder ungerade (ungleiche Parität) Zahl ergeben muss.
So können bei der Datenübertragung 1-Bit Fehler erkannt werden. Treten zwei [[Bitfehler]] zur gleichen Zeit auf, kann dies mit Paritätsprüfverfahren nicht erkannt werden.
Das folgende Beispiel zeigt einige 8-Bit Datenwörter mit angehängtem Paritätsbit (rot dargestellt) zur Herstellung gleicher Parität:
    11011101|<span style="color:#ff0000;">0</span> (Quersumme: 6)
    10111001|<span style="color:#ff0000;">1</span> (Quersumme: 5)
    00110011|<span style="color:#ff0000;">0</span> (Quersumme: 4)

== Siehe auch ==
* [[Längsparitätsprüfung]]
* [[Zyklische Redundanzprüfung]]

[[Kategorie:Digitaltechnik]]
[[Kategorie:Technische Informatik]]