Gestrecktes Silicium
Gestrecktes Silicium (englisch strained silicon) ist ein Verfahren in der Halbleitertechnik, bei dem durch mechanische Spannungen die Ladungsträgermobilität von Elektronen und Defektelektronen im Kanal (aus Silicium) eines Metall-Isolator-Halbleiter-Feldeffekttransistors beeinflusst wird.
Aufbau und Funktionsweise
Gestrecktes Silicium besteht aus einer Silicium-Germanium-Schicht (SiGe), auf die eine dünne Silicium-Schicht aufgetragen wird. Durch die höhere Gitterkonstante der SiGe-Schicht gegenüber Silicium, d. h. größere Abstände zwischen den einzelnen Atomen, wird an der Kontaktstelle der SiGe- und der Si-Schichten das Kristallgitter des Silicium etwas auseinandergezogen, so dass auch die Abstände zwischen den Si-Atomen größer werden.
Der größere Atomabstand reduziert die Wechselwirkung zwischen den Atomen, wodurch die Ladungsträgerbeweglichkeit und somit die elektrische Leitfähigkeit für Elektronen erhöht wird. Das wiederum führt zu einem bis zu 70 % schnelleren Transit der Elektronen durch die Silicium-Schicht und erlaubt so eine bis zu 35 % höhere Schaltgeschwindigkeit eines daraus aufgebauten Transistors. Dies wiederum bietet die Möglichkeit, einen damit konstruierten Prozessor schneller zu takten.[1]
Eingesetzt wird dies unter anderem von Intel und AMD/Globalfoundries in ihren aktuellen (2009) Prozessoren.[2]
Weblinks
- Christian Klaß: Strained Silicon - IBM-Technik macht Chips schneller. Golem, 8. Juni 2001, abgerufen am 7. September 2010.
- Grafik mit TEM-Schnitt (Memento vom 27. September 2007 im Internet Archive) aus: Chris Crazipper Angelini: Intel Pentium 4 Prescott 3.2GHz & Pentium 4 Extreme Edition 3.4GHz Reviewed (Memento vom 14. Februar 2004 im Internet Archive) FiringSquad, 1. Februar 2004, abgerufen am 7. September 2010.
- H. Föll: Moderne Mikroelektronik und Beweglichkeit. In: Einführung in die Materialwissenschaft II. Technische Fakultät der Christian-Albrechts-Universität Kiel. Abgerufen am 28. September 2010.
Einzelnachweise
- ↑ W. Chee, S. Maikop, C. Y. Yu: Mobility-enhancement technologies. In: IEEE Circuits Devices Mag. Band 21, Nr. 3, 2005, S. 21–36, doi:10.1109/MCD.2005.1438752.
- ↑ Chris Auth, Mark Buehler, Annalisa Cappellani, Chi-hing Choi, Gary Ding, Weimin Han, Subhash Joshi,Brian McIntyre, Matt Prince, Pushkar Ranade, Justin Sandford, Christopher Thomas: 45nm High-k+Metal Gate Strain-Enhanced Transistors. In: Intel® Technology Journal. Band 12, Nr. 01, 2008, ISSN 1535-864X, S. 77–85, doi:10.1109/VLSIT.2008.4588589 (PDF (Memento vom 10. Juli 2012 im Internet Archive)). 45nm High-k+Metal Gate Strain-Enhanced Transistors (Memento des Originals vom 10. Juli 2012 im Internet Archive) Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.
