High Speed Current Steering Logic
Bei dem englischen Begriff
(kurz: HCSL) handelt es sich in der Digitaltechnik um einen Schnittstellen-Standard für kabelbasierende, serielle Hochgeschwindigkeits-Datenübertragungen auf kurzen Distanzen mit Symbolraten bis über 30 GT/s. Der nahezu ausschließliche Anwendungsbereich liegt im Bereich der physischen Treiber von PCI Express (PCIe) wo HCSL-Treiberstufen, üblicherweise integriert in Chipsätzen für die Verbindungen der einzelnen PCIe-Komponenten wie einer Grafikkarte mit dem Hauptprozessor, eingesetzt werden.[1][2]
Technischer Aufbau
HCSL-Treiber sind differenzielle Ausgangsstufen, welche ähnlich wie LVPECL-Treiber aufgebaut sind, aber einen höheren Ausgangswiderstand bieten. Im Gegensatz zu der ebenfalls differenzielle Ausgangsstufen nach dem Standard LVDS weisen HCSL-Treiber einen gleichmäßigeren Stromverbrauch auf.[3] HCSL-Verbindungen sind im Gegensatz zu LVDS mit einem niedrigeren Jitter bei dem Empfänger behaftet, womit höhere Schrittgeschwindigkeiten machbar sind. Der Nachteil von HCSL ist die reduzierte Leitungslänge, die sich je nach konkreter Schrittgeschwindigkeit im Bereich von einigen 10 cm bewegt. Daher findet HCSL im Regelfall nur Anwendung auf Hauptplatinen und direkt darauf angebrachte Steckplätze. Wie bei LVPECL und LVDS müssen die HCSL-Leitungspaare auf der Leiterplatte impedanzkontrolliert geführt werden und zur Vermeidung von unterschiedlichen Laufzeiten der Differenzsignale pro Leitungspaar mit exakt der gleichen Länge ausgeführt sein.
Die HCSL-Ausgangsstufe weisen je nach verwendeter PCIe-Generation unterschiedliche Anforderungen an die Leitungsterminierung und den Leitungswellenwiderstand auf. Bei der ersten PCIe Generation 1.0 sind zwei Abschlusswiderstände mit je 50 Ω gegen Masse zwingend nötig, ab PCIe Generation 1.1 kann auch ein Widerstand von 100 Ω zwischen den beiden Leitungspaaren zum Leitungsabschluss eingesetzt werden. Ab PCIe Generation 2.0 besteht auch die Option die HCSL-Verbindungen mit einer reduzierten Leitungsimpedanz von 85 Ω zu betreiben.[2]
Für die Erzielung der hohen Symbolraten und zur Vermeidung von störenden Intersymbolinterferenzen bei dem Empfänger ist ein hinreichend niedriger Jitter notwendig. So liegen die Anforderungen an den Jitter bei 5 GT/s unter 3,1 ps (Picosekunden) und bei 30 GT/s unter 150 fs (Femtosekunden), die Zeiten ausgedrückt als quadratischer Mittelwert (RMS). Dies bedingt entsprechende Anforderungen an die Frequenzstabilität der bei HCSL eingesetzten Quarzoszillatoren.[1]
Einzelnachweise
- ↑ a b High Speed Current Steering Logic, Application Note. (PDF) cts, abgerufen am 9. März 2022.
- ↑ a b PCI Express/HCSL Termination Application Note AN-808. Renesas Electronic Cooperation, 2013, abgerufen am 9. März 2022.
- ↑ Differntial Clock Translation, ANTC206. (PDF) Micrel Inc., 2014, abgerufen am 10. März 2022.
