Technologieknoten

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Der Begriff Technologieknoten (englisch technology node) bezeichnet in der Halbleitertechnik einen Meilenstein für die Definition einer Herstellungsprozessgeneration und bezieht sich im Wesentlichen auf die kleinste fotolithografisch herstellbare Strukturgröße. Seit 1997 wird er durch die International Technology Roadmap for Semiconductors (ITRS) definiert. Der Begriff selbst ist jedoch sehr abstrakt und beschreibt nur grob den technologischen Fortschritt der Branche. So unterscheiden sich die eingesetzten Techniken nicht nur zwischen den verschiedenen Herstellern an einem Technologieknoten, sondern auch zwischen den Produkten eines Herstellers (vor allem bei Auftragsfertigern, sogenannten Foundrys) beim selben Technologieknoten. Des Weiteren gibt es keinen festen Bezug zur Gate-Länge.

Beschreibung

Die Technologieknotengeneration wird in Form eines Zahlwertes beschrieben, der sich auf den sogenannten „

half pitch

“ (dt. halbe Teilung/Abstand) von DRAM-Bauelementen bezieht, beispielsweise dem halben Abstandsmaß zweier Leiterbahnen bzw. Kontaktlöcher einer periodischen Struktur in der ersten Verdrahtungsebene. Typische Angaben sind „65-nm-Technologieknoten“ oder kurz „65-nm-Technologie“ (manchmal auch „65-nm-Technik“ oder „65-nm-Fertigung“). Vor 1999 wurde statt der heute üblichen Angabe in Nanometern eine Angabe in Mikrometern genutzt, beispielsweise 0,25-µm-Technologie oder 0,8-µm-Technologie.

Da die Wertangabe des Technologieknotens nur die halbe Abstandsweite von dichten Linien- bzw. Grabenstrukturen angibt, kann die minimale Gatelänge eines Feldeffekttransistors kleiner sein und ist über den Technologieknoten nicht genau bestimmbar. Beispielsweise kann die Gatelänge bei einem 65-nm-Prozess 50 nm oder weniger betragen. Der Wert des Technologieknotens kennzeichnet damit nicht direkt die kleinste mit der Fotolithografie herstellbare Struktur.

Des Weiteren ist zu beachten, dass aus der Angabe eines bestimmten Technologieknotens nur eine grobe Einordnung der verwendeten Herstellungstechniken geschlossen werden kann. Bezogen auf einen Hersteller sind Bauteile eines Technologieknotens weitgehend mit denselben Techniken hergestellt worden. Ein solcher Vergleich zwischen den Produkten verschiedener Hersteller ist spätestens ab Ende der 1990er Jahre nicht mehr möglich, da sich die Herstellungstechniken zum Teil stark unterscheiden. Beispiele hierfür sind der Einsatz von Kupfer statt Aluminium in den Verdrahtungsebenen oder die Nutzung der sogenannten High-k+Metal-Gate-Technik.

Die Einordnung der einzelnen mikroelektronischen Bauteile ist zudem nicht zwingend, so dass beispielsweise manche Hersteller von Speicherbausteinen oder Grafikchips öfter von diesem Raster abweichen oder eine solche Einordnung nicht nutzen und dazwischenliegende Strukturgrößen verwenden.

Geschichte

In der Anfangsphase der Mikroelektronik bis in die 1980er Jahre hinein wurden neue Technologieknoten ohne Berücksichtigung definierter Skalierungsverhältnisse eingeführt. Mit kleiner werdenden Strukturen wurde es notwendig, bessere Definitionen der Technologieknoten mit einer bestimmten Zielgröße für den Skalierungsfaktor zu finden. Dabei wurde zwischen aufeinander folgenden Knoten ein Faktor 1/√2 = 0,7 festgelegt, also eine 30-prozentige Verkleinerung der Seitenmaße, was eine ungefähre Halbierung der Fläche bedeutet. Allerdings wurde dieser Faktor vor allem in den letzten Jahren nicht konsequent angewendet. Aus diesem Grund gab es auch Änderungen im Zeitplan für die kommenden Technologieknoten, z. B. mit der ITRS 2001.[1] Weiterhin wurden gerade im DRAM-Bereich auch Zwischenstufen wie der 80-nm- oder 40-nm-Knoten eingeführt.

Übersicht

Liste der Technologieknoten (Hinweis: Zwischenschritte in kursiver Schrift)
Node Jahr Vertreter (Auswahl) Neuerungen (Herstellung, Masken, Betriebsspannung, …)
10 µm 1971 Intel 4004, Intel 8008, Fairchild PPS-25,
Rockwell PPS-4 		4-Bit-Register (später auch 8-Bit), PMOS-Silizium-Gate-Technik
06 µm 1974 Intel 8080 NMOS-Silizium-Gate-Technik
03 µm 1975 Intel 8085, Intel 8086 Übergang zu einer Betriebsspannung von +5 V (statt +5/−5/+12 V)
01,5 µm 1982 Intel 80286
01 µm 1985 Intel 80386 CMOS-Silizium-Gate-Technik
00,8 µm 1989 Intel Pentium 60 (P5) letztmals 5,0 V
00,6 µm 1994 Intel Pentium 100 (P54C) 3,3 V
00,35 µm 1995 Intel Pentium 133 (P54CS) letztmals eine Betriebsspannung: 3,3 V
00,3 µm 1997 AMD K6 (Model 6) geteilte Betriebsspannung 2,8–3,2 V für Kern + 3,3 V für IO
00,25 µm 1998 Intel Pentium 200 MMX (P55),
Intel Pentium II, AMD K6 (Model 7) 		2,0–2,8 V
180 nm 1999 Pentium III (Coppermine) Einsatz von Kupfer statt Aluminium in der Verdrahtungsebene, damit verbunden war auch die Einführung zusätzlicher Prozessschritte, um die notwendige Kupferdiffusionsbarriere herzustellen.
130 nm 2002 Pentium 4 (Northwood),
AMD Athlon 64 		Intel nutzt Fluor-Dotierung, um die relative Permittivität von 4,0 auf 3,6 in der Verdrahtungsebene zu drücken.[2] AMD nutzt „Black Diamond“ (ein Kohlenstoff-dotiertes Siliziumdioxid der Firma Applied Materials) als Low-k-Dielektrikum[3]
090 nm 2004 Pentium 4 (Prescott),
Athlon 64 (Winchester) 		Erstmals gestrecktes Silizium bei AMD-Prozessoren[3] und Intel.[4] Intel nutzt Low-k-Dielektrikum (
carbone-doped oxide
, dt. ‚Kohlenstoff-dotiertes Siliziumdioxid‘) mit einem k-Wert von unter 3,0 in der Verdrahtungsebene.[2][5][6]
065 nm 2006 Core 2 von Intel Intel führt das Double-Patterning-Verfahren zur Erhöhung des Auflösungsvermögens bei kritischen Ebenen ein.[7][8]
045 nm 2008 Penryn-CPUs der Core 2 von Intel Einführung der High-k+Metal-Gate-Technik bei Intel-Prozessoren (Gate-Last-Ansatz).[7] Immersionslithografie im Jahr 2009 bei AMD-Prozessoren.[8]
040 nm 2009 Radeon-HD-5000-GPUs gefertigt bei TSMC Einführung eines neuen Low-k-Dielektrikums mit einem k-Wert von 2,5 in der Verdrahtungsebene bei TSMC. Immersionslithografie bei Grafikprozessoren.[9]
034 nm 2009 NAND-Flash von IM Flash Technologies
und Samsung Semiconductor 		Zusätzlich zur Immersionslithografie aus dem vorherigen Prozess kommt nun
self-aligned (spacer) double pattering
(SaDP) bei Samsung hinzu.[10]
032 nm 2010 Westmere-CPUs der Core i7/i5/i3 von Intel Auch Intel setzt nun die Immersionslithografie bei der Herstellung ein und AMDs Auftragsfertiger Globalfoundries führt nun auch das Double-Patterning-Verfahren ein. Einführung der High-k+Metal-Gate-Technik bei AMD-Prozessoren (Gate-First-Ansatz) im Jahr 2011.[11]
024–28 nm 2011 NAND-Flash von Samsung
Semiconductor[12], IM Flash
Technologies, Hynix und Toshiba.[13]
Radeon-HD-7000-GPUs gefertigt von TSMC 		Auch der größte Auftragsfertiger TSMC führt mit seinem 28-nm-Prozess die High-k+Metal-Gate-Technik (Gate-Last) ein.[9]
022 nm 2012 Ivy Bridge-CPUs der
Core i7/i5/i3 von Intel 		Einführung von Multigate-Feldeffekttransistoren in die Großvolumenproduktion von Logikprodukten durch Intel.
019–21 nm 2012 NAND-Flash von Samsung
Semiconductor, IM Flash
Technologies und Toshiba
015 nm 2014 NAND-Flash von SanDisk und Toshiba[14]
014 nm 2014 Broadwell, Prozessor von Intel
010 nm 2017 A10X Fusion, Ein-Chip-System von Apple
07 nm 2018 Apple A12 Bionic, Ein-Chip-System von Apple; HiSilicon Kirin 980; Vega 20, Ryzen 3000 (Zen 2) und Radeon RX 5000 (RDNA) von AMD EUV-Lithografie (engl. „extreme ultra-violet“) mit einer Wellenlänge 13,5 nm durch Samsung[15]
5 nm 2020 Apple M1 und Apple A14 Bionic, Ein-Chip-Systeme von Apple und der Qualcomm Snapdragon 875 SoC produziert ab Juni 2020 von TSMC[16]

Nähere Einzelheiten

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Entwicklung jenseits von 22 nm
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Erste Halbleiter

Die ersten hergestellten Halbleiterbauelemente nutzten keine Maskentechnologien, sondern wurden mechanisch gebaut. Der erste Transistor war ein Spitzentransistor, bei dem zwei Metallspitzen auf ein Substrat aufgebracht wurden. Ein wichtiger Vertreter war der Legierungstransistor, in dem zwei Indium-Perlen auf ein n-dotiertes Substrat aufgebracht wurden und der Epitaxialtransistor.

50-µm-Technologieknoten

Mitte der 1960er Jahre fand der Planartransistor Einzug. Die ursprüngliche Strukturgröße lag bei 50 µm. Neben Einzeltransistoren wurden kleinere ICs wie Logikgatter und erste Operationsverstärker damit gebaut.

10-µm-Technologieknoten

Der 10-µm-Technologieknoten wurde 1971 mit dem Intel 4004 und 1972 mit dem Intel 8008 erreicht. Die Belichtung erfolgt mit der Quecksilber G-Linie von 435,83 nm. Dafür eingesetzte Wafer hatten Größen von 2 Zoll (50,8 mm).

6-µm-Technologieknoten

Der 6-µm-Technologieknoten wurde 1974 mit dem Intel 8080 erreicht. Spätere Prozessoren wie der Zilog Z80 verwendeten geringfügig kleinere 5-µm- und 4-µm-Prozesse.

3-µm-Technologieknoten

Der 3-µm-Technologieknoten wurde 1977 mit dem Intel 8085 erreicht. Weitere Vertreter sind der Intel 8086 und 8088 sowie der Motorola MC68000.

1 µm-Technologieknoten

Der 1-µm-Technologieknoten wurde 1985 mit dem Intel 80386 erreicht. Die Belichtung wurde von der Quecksilber G-Linie von 435,83 nm auf die Quecksilber i-Line von 365,01 nm umgestellt.

250-nm-Technologieknoten

Intel benutzte für den 250-nm-Technologieknoten 200-mm-Wafer und 5 Metallisierungslayer.

180-nm-Technologieknoten

Der 180-nm-Technologieknoten wurde ab 1999 von führenden Halbleiterherstellern wie Intel, Texas Instruments, IBM und TSMC eingeführt. Dabei führten einige Hersteller erstmals ArF-Excimerlaser mit einer Wellenlänge von 193 nm (statt KrF-Excimerlaser mit 248 nm) für die Fertigung der kritischen Ebenen (Gate-Kontakte usw.) ein, beispielsweise Intel Pentium III (Coppermine). Einige Hersteller (vor allem Foundries) nutzen diese Technologie bis 2011, z. B. Microchip Technology und Parallax Propeller, denn die Strukturgrößen sind für die gewünschten Produkte, beispielsweise im Automotive-Bereich, ausreichend. Zudem sind die Prozesse ausgereift und können somit mit einer hohen Ausbeute (engl.

yield

) gefahren werden.

130-nm-Technologieknoten

Ausgehend von den Forschungsergebnissen der IBM Alliance, führte AMD beim 130-nm-Technologieknoten erstmals (2002) Low-k-Dielektrika (k steht hier für die relative Permittivität eines Materials) als Isolation zwischen den oberen Leiterbahnenebenen (ca. Ebene 8 bis 11) ein. Des Weiteren kamen erstmals (2003) sogenannte Silicon-on-Insulator-Wafer (SOI-Wafer) statt Bulk-Silizium-Wafer zum Einsatz. Die Vorteile dieser kostenintensiveren Substrate sind vor allem eine höhere Schaltgeschwindigkeit der Transistoren und die Reduzierung von Leckströmen zwischen verschiedenen (elektrisch) aktiven Bereichen.

90-nm-Technologieknoten

Der 90-nm-Technologieknoten wurde erstmals 2002 in die industrielle Fertigung (erste kommerzielle Produkte) eingeführt. Für die Fertigung der kritischen Ebenen hatten sich die fotolithografischen Prozesse mit ArF-Excimerlaser durchgesetzt, da keine anderen Prozesse mit dem notwendigen Auflösungsvermögen zur Verfügung standen. Des Weiteren führte AMD erstmals gestrecktes Silizium zur Verbesserung der Ladungsträgerbeweglichkeit in seine Produkte ein.

45-nm-Technologieknoten

Der 45-nm-Technologieknoten wurde erstmals im Jahr 2007–2008 von Intel und Matsushita in der Produktion eingesetzt. Andere Hersteller wie AMD, IBM und Samsung folgten wenig später.

Die wichtigste Änderung in der Herstellung war die Einführung von High-k-Materialien und die Nutzung einer metallischen Gate-Elektrode durch Intel (vgl. High-k+Metal-Gate-Technik). Dadurch können die Leckströme durch Tunneleffekte am Transistor deutlich reduziert werden.[17]

32-nm-Technologieknoten

Während im vorherigen Technologieknoten entweder Immersionslithografie oder das Double-Patterning-Verfahren eingesetzt wurde, müssen jetzt alle Hersteller beide Technologien einsetzen, um diese Strukturen prozesssicher fertigen zu können. Hersteller wie etwa TSMC, die den Prozess überspringen, verwenden beide Technologien beim 28-nm-Half-Node-Prozess. High-k+Metal-Gate-Technik findet breiten Einsatz bei der Herstellung von Haupt- und Grafikprozessoren sowie APUs.

Die ersten Prozessoren, die serienmäßig in 32-nm-Technologie hergestellt wurden, waren Intels Core-i3- und Core-i5-Prozessoren, die im Januar 2010 veröffentlicht wurden.[18] Erst über ein Jahr später folgte Konkurrent AMD mit dem Verkauf seiner ersten kommerziell erhältlichen 32-nm-Prozessoren. Dabei handelt es sich um Modelle auf „Llano“-Basis aus AMDs Fusion-Serie. Anders als bei Intel kamen hier wiederum SOI-Substrate zum Einsatz.

22-nm-Technologieknoten

Mit der Einführung des 22-nm-Technologieknotens wollen einige Hersteller, vorrangig Intel, eine Änderung des genutzten Transistortyps bei der großvolumigen Produktion von integrierten Schaltkreisen vollziehen. Dabei gehen sie weg vom jahrzehntelangen genutzten Planarprozess hin zu sogenannten Multigate-Feldeffekttransistoren (engl.

multiple gate field-effect transistor

, MuGFET), wie Tri-Gate-FETs[19] und FinFETs. Die ersten Prozessoren in dieser Technologie sind die Intel-Core-i-Prozessoren der 3. Generation. Analysen eines Prozessorquerschnitts zeigten, dass Intel offenbar einen Gate-Pitch von 90 nm nutzt, was einem Half-Pitch von 45 nm entspricht.[20] Somit weicht die Zuordnung des Technologieknotens dieser Intelprozessoren deutlich von der früheren Einordnung über den Half-Pitch ab. Diese Umstellung des Transistortyps verfolgen jedoch nicht alle Halbleiterhersteller, so haben Globalfoundries (22FDX und 22FDX+) und TSMC (22ULL, 22ULP) – zwei der drei größten Auftragsfertiger für Halbleiterprodukte, sogenannte Foundries, und ebenfalls Technologietreiber – 22-nm- bzw. 20-nm-Prozesse in Planartechnik im Angebot. Bei einigen Prozessvarianten werden die bei der Verkleinerung der Strukturen steigenden Leckströme unter anderem durch SOI-Substrate (Wafer) beherrschbar, bei denen eine sehr dünne Halbleiterschicht auf einem Isolator vollständig in die (Ladungsträger-)Verarmung getrieben werden kann (engl.

full depletion silicon-on-insulator

, fdSOI)[21][22]

14-nm-Technologieknoten

Der 14-nm-Technologieknoten ist gemäß International Technology Roadmap for Semiconductors (ITRS) der Nachfolger des 22-nm-Technologieknotens und folgt damit dem lange Zeit üblichen Skalierungsfaktor von ca. 0,7 der Strukturen für einen vollen Technologieknoten. Es ist jedoch zu bemerken, dass die „14 nm“ keiner wirklichen Größe einer Geometrie entsprechen, diese sind in der Regel etwas größer z. B. Gate-Länge 18–26 nm.[23] Alle kommerziellen 14-nm-Prozesse verwenden FinFETs (engl.

fin field-effect transistor

), einen nicht planaren Multi-Gate-Feldeffekttransistor. Da die zugrundeliegenden Fertigungskonzepte, Größen und die Details des Transistordesigns sich mitunter stärker unterscheiden gibt es mitunter deutliche Unterschiede in der Dichte (z. B. des SRAMs) oder Leistungsdaten der Transistoren und somit der gefertigten Schaltkreise. Hinzu kommt, dass einige Hersteller ihre Fertigungsprozesse auch als 16-nm- oder 12-nm-Prozess bezeichnen, wobei letzter als Optimierung des 14-nm-Prozesses angesehen werden kann. Technisch wurde weiterhin auf die 193-nm-ArF-Immersionslithografie zusammen mit Mehrfachstrukturierungsverfahren wie LELE (Litho Etch Litho Etch) oder SaDP (engl.

self-aligned double patterning

) eingesetzt, um die kritischen (kleinsten) Strukturebenen herzustellen.

Die ersten kommerziellen Produkte des 14-nm-Technologieknotens waren NAND-Flash im 16-nm-Prozess von SK Hynix[24] und Logik-Produkte von TSMC(ebenfalls 16 nm)[25] im Jahr 2013.

10-nm-Technologieknoten

Intel plante 2016 als Nachfolger der Skylake-Mikroarchitektur die erste Mikroarchitektur in einem 10-nm-Fertigungsprozess. Diese Prozessoren sollten ursprünglich 2017 erscheinen, der Termin wurde jedoch aufgrund technischer Probleme immer wieder verschoben. Als Grund werden auch Probleme mit der 193-nm-Immersionslithografie genannt, die Intel auch bei diesen kleinen Strukturen noch verwenden will. Als Konsequenz werden mehrere Optimierungen des stabilen 14-nm-Fertigungsprozesses vorgenommen, bis 2020 die ersten 10-nm Prozessoren der Ice-Lake-Generation am Markt erscheinen.[veraltet] Zwischenzeitlich wird ein Modell der Cannon-Lake-Architektur in 10-nm gefertigt, erscheint jedoch nur in Musterstückzahlen und ohne integrierte Prozessorgrafik. Intel vergleicht seinen 10-nm-Prozess bezüglich der erreichbaren Transistordichte mit dem 7-nm-Prozess von TSMC.

7-nm-Technologieknoten

Seit Anfang 2019 werden 7-nm-Prozesse von zwei Foundries angeboten: Samsung[15] und TSMC[26].

Eine wesentliche Neuerung in der Fertigungstechnologie stellt bei diesem Technologieknoten die Einführung der lange angekündigten EUV-Lithografie (engl. „extreme ultra-violet“) mit einer Wellenlänge 13,5 nm durch Samsung dar.[15] Sie löst für die kritischsten Lithografie-Schritte die etablierte 193-nm-Immersionslithografie ab, die in den letzten Technologieknoten nur noch in Kombination mit Mehrfachstrukturierungstechniken einsetzbar war. Eigentlich war dieser Schritt schon etliche Jahre früher erwartet worden, da erwartet wurde, dass die Auflösungsgrenze für die optische Abbildung aufgrund von Beugungseffekten bei der gewünschte Verkleinerung der Strukturen unter Einsatz von etablierten Strahlungsquellen wie zuletzt 193-nm-ArF-Excimerlaser eine physikalische Grenze darstellt. Schneller als die Serienreife der EUV-Lithografie wurden zahlreiche Kompensationstechniken erfunden und eingeführt, die jedoch für die kritischsten Ebenen der 7-nm-Prozesse aufwendig und kostenintensiv sind. Zusammen mit den zuletzt erreichten Fortschritten des Anlagenherstellers ASML und Zulieferer hinsichtlich des produktiven Einsatzes der EUV-Lithografie ist diese nun im Vergleich zu den etablierten Verfahren ausreichend rentabel für die Produktion. Auch TSMC hat angekündigt, in seiner zweiten 7-nm-Produktionsgeneration EUV-Lithografie einzusetzen.

6-nm-Technologieknoten

TSMC kündigte im Mai 2019 das 6-mm-Verfahren an.[27] Entsprechende Chips mit gleicher Architektur, jedoch geringerem Stromverbrauch, werden von Sony in der seit Juli 2022 ausgelieferten Revision CFI-1202A der Spielekonsole PlayStation 5 verbaut.[28]

5-nm-Technologieknoten

Im März 2019 startet TSMC die Risikoproduktion (Vorserie nach der allgemeinen Qualifikation, meist für Muster und um Schwachstellen in realen Produkten zu finden) seines 5-nm-Fertigungsprozesses, seit 2. Quartal 2020 läuft der Start der regulären (Massen-)Produktion in diesem Prozess und ist damit weltweit führend in dieser Miniaturisierungsstufe. Es wird EUV-Lithografie für die Belichtung verwendet. TSMC gibt eine Fertigungsdichte von 171,3 Millionen Transistoren/mm² an.[29] Intel vergleicht seinen (noch nicht laufenden) 7-nm-Fertigungsprozess bezüglich der Transistordichte mit dem 5-nm-Prozess von TSMC (5N). Seit Juni 2020 befinden sich der Apple A14 Bionic SoC, das Qualcomm Snapdragon 875 SoC und das Qualcomm Snapdragon X60 Modem bei TSMC in der in 5 nm gefertigten Massenproduktion.[16] Ähnlich wie bei den vorherigen Technologieknoten repräsentieren die „5 nm“ keine wirkliche Geometrie des Transistors.

4-nm-Technologieknoten

Der größte Auftragsfertiger der Halbleiterbranche TSMC soll Mitte 2020 weitere Verbesserungen am N5 vorgenommen und den für 2022 erwarteten 4-nm-Technologieknoten (N4) bereits vorbereitet haben.[30]

2-nm-Technologieknoten

Im Mai 2021 stellte IBM den weltweit ersten 2-Nanometer-Produktionsprozess und den weltweit ersten gefertigten 2-nm Chip-Prototyp und kompletten Wafer vor.[31][32]

1,4-nm-Technologieknoten

Ende 2019 wurde auf der IEEE International Electron Devices Meeting angekündigt, dass Intel für 2029 plant, die Massenfertigung im 1,4-nm-Technologieknoten zu beginnen.[33]

Literatur

  • Paolo Gureini: The 2002 International Technology Roadmap Semiconductors (ITRS). In: Howard R. Huff, László Fábry, S. Kishino (Hrsg.): Semiconductor silicon 2002 Volume 2: Proceedings of the Ninth International Symposium on Silicon Materials Science and Technology. The Electrochemical Society, 2002, ISBN 978-1-56677-374-4, S. 9 ff. (eingeschränkte Vorschau in der Google-Buchsuche).

Weblinks

Einzelnachweise

  1. ↑ H. R. Huff, L. Fabry, S. Kishino: Semiconductor silicon 2002. Volume 2. The Electrochemical Society, ISBN 978-1-56677-374-4, S. 4–9.
  2. ↑ a b Albert Lauchner: Low-k-Kupferverdrahtung. tecchannel, 20. Februar 2003
  3. ↑ a b Parwez Farsan: AMD nutzt Strained Silicon in der Produktion. ComputerBase, 22. August 2004 (Nachrichtenmeldung).
  4. ↑ Thomas Hübner: Erste Details zur 90 nm Technologie für Pentium 4 Nachfolger. ComputerBase, 14. August 2002 (Nachrichtenmeldung).
  5. ↑ Christof Windeck: Low-k-Dielektrika finden breite Anwendung in der Chipfertigung. heise online, 5. Februar 2004 (Nachrichtenmeldung).
  6. ↑ Andreas Stiller: Intels 90-nm-Prozess mit „gestresstem“ Silizium. heise online, 13. August 2002 (Nachrichtenmeldung).
  7. ↑ a b Intel (Hrsg.): 45 nm High-k+Metal Gate Strain-Enhanced Transistors.
  8. ↑ a b Anand Lal Shimpi: AMD Phenom II X4 940 & 920, 45nm Anandtech, 1. August 2009 (Artikel).
  9. ↑ a b Jürgen Schmidt: TSMC: Knappe Fertigungskapazitäten bei 40 nm. Hardware-Infos, 27. Februar 2010 (Nachrichtenmeldung).
  10. ↑ Samsung touts 30 nm NAND flash using double-patterning@1@2Vorlage:Toter Link/www.electroiq.com (Seite nicht mehr abrufbar, Suche in Webarchiven)  Info: Der Link wurde automatisch als defekt markiert. Bitte prüfe den Link gemäß Anleitung und entferne dann diesen Hinweis. . ElektroIQ, 23. Oktober 2007 (Nachrichtenmeldung).
  11. ↑ Onkel_Dithmeyer: GlobalFoundries bringt Gate-Last ab 20 nm. Planet 3DNow!, 19. Januar 2011 (Nachrichtenmeldung).
  12. ↑ Christof Windeck: Samsung fertigt NAND-Flash-Chips der „20-Nanometer-Klasse“. heise online, 19. Mai 2011, abgerufen am 24. Mai 2011.
  13. ↑ Jürgen Schmidt: Hynix: Massenproduktion von 20 nm-NAND-Flash. Hardware-Infos, 10. August 2010 (Nachrichtenmeldung).
  14. ↑ Volker Rißka: SanDisk und Toshiba starten 15-nm-Flash-Speicher-Fertigung. Computerbase.de, 23. April 2014, abgerufen am 25. April 2014.
  15. ↑ a b c Samsung Electronics starts production of EUV based 7 nm chips. Abgerufen am 13. Februar 2019.
  16. ↑ a b Hannes Brecher: TSMC beginnt mit der Produktion von 5 nm-Chips. In: https://www.notebookcheck.com/. 20. Juni 2020, abgerufen am 23. Juni 2020.
  17. ↑ Intel Pushes Lithography Limits, Part II
  18. ↑ Antone Gonsalves: informationweek.com. InformationWeek, 7. Januar 2010.
  19. ↑ David Kanter: Real World Technologies – Intel’s 22 nm Tri-Gate Transistors. 5. Mai 2011, abgerufen am 16. April 2012.
  20. ↑ Rick Merritt: Analysts start Intel Ivy Bridge CPU teardown. 11. April 2012, abgerufen am 16. April 2012.
  21. ↑ Ron Wilson: The next transistor: planar, fins, and SOI at 22 nm. 19. Juli 2011, abgerufen am 16. April 2012.
  22. ↑ Ron Wilson: The next transistor: planar, fins, and SOI at 22 nm – Fins and the rest of us. 19. Juli 2011, abgerufen am 16. April 2012.
  23. ↑ 14 nm lithography process. In: WikiChip. Abgerufen am 3. Oktober 2020.
  24. ↑ History: 2010s. In: SK Hynix . Abgerufen am 8. Juli 2019.
  25. ↑ 16/12nm Technology. TSMC. Abgerufen am 30. Juni 2019.
  26. ↑ TSMC kicks off volume production of 7 nm chips. Abgerufen am 13. Februar 2019.
  27. ↑ Sauter, Mark: TSMC kündigt N6-Verfahren an. In: golem.de. 16. April 2019, abgerufen am 26. September 2022.
  28. ↑ Böckmann, Martin: Die neue PS5 hat einen 6-nm-Chip. In: golem.de. 26. September 2022, abgerufen am 26. September 2022.
  29. ↑ https://fuse.wikichip.org/news/3398/tsmc-details-5-nm/
  30. ↑ Sven Bauduin: Foundry: 4-nm-Chip-Produktion bei TSMC bereits in Vorbereitung. In: computerbase.de. 10. Juni 2020, abgerufen am 17. Juni 2020.
  31. ↑ Mark Mantel: IBM erprobt 2-Nanometer-Chips. In: heise.de. 6. Mai 2021, abgerufen am 8. Mai 2021.
  32. ↑ IBM: IBM Unveils World's First 2 Nanometer Chip Technology. 6. Mai 2021, abgerufen am 8. Mai 2021 (englisch).
  33. ↑ Michael Eckstein: Nach 10-nm-Debakel: Intels Zehnjahres-Roadmap zum 1,4-nm-Prozessknoten. In: elektronikpraxis.vogel.de. 16. Dezember 2019, abgerufen am 17. Juni 2020.
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